「ムーアの法則」は「半導体の集積密度は18～24カ月で倍増し、チップの性能が倍になってもさらなる小型化が進む」という内容で、Intelの創業者の1人であるゴードン・ムーア氏が1965年に未来を予測したもの。そんなムーアの法則の次にくる「波」について、Intelの技術開発担当ゼネラルマネージャーであるアン・B・ケレハー氏が語っています。
Intel’s Take on the Next Wave of Moore’s Law – IEEE Spectrum
https://spectrum.ieee.org/whats-next-for-moores-law
ケレハー氏によれば、「ムーアの法則」は「機能の集積度を高めること」について言及したもので、今後10年～20年先を見据えると「システム技術の最適化(STCO)」に相当するとのこと。製品がサポートすべきワークロードとそのソフトウェアから、システムアーキテクチャ、パッケージ内に求められるシリコン、そして半導体製造プロセスに至るまでを、社会や顧客のニーズから解決策を考えるアウトサイドイン方式で開発していくことで、「最終製品で最適な答えが得られるよう、すべての要素を最適化していく」とケレハー氏は述べています。
STCOが選択肢に入ってきたのは、以前なら1つのチップに搭載していた機能を、小さな機能チップであるチップレットに分割し、それぞれ最適な半導体プロセス技術で製造した上で、高帯域幅で接続できるようになったことが大きな要因です。
STCOの実用例としてケレハー氏が挙げたのは、スーパーコンピューター「Aurora」の心臓部であるPonte Vecchioプロセッサです。Ponte Vecchioプロセッサは47個のアクティブチップレットと8個の熱伝導用ブランクで構成されていて、高度な2.5Dパッケージング技術と3Dスタッキングにより接続されています。
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IEDM 2022では、Intelのエンジニアが3Dハイブリッドボンディング技術の密度を、2021年の報告時と比べて10倍に高めたことが発表されています。接続密度が向上するということは、より多くのチップの機能をチップレットに分解できるということを示し、STCOによる成果をさらに高めることができるようになります。インターコネクト間の距離を示すハイブリッドボンドピッチはわずかに3マイクロメートルで、より多くのキャッシュをプロセッサコアから切り離せます。ケレハー氏によれば、ボンドピッチを2マイクロメートルから100ナノメートルに縮めることができれば、現状では同じシリコン上になければならないロジック機能も分離できるとのことです。
ケレハー氏は、将来の半導体プロセス技術で最も大きく変化するのはインターコネクト技術だと指摘しました。Intelは2024年に「PowerVia」と呼ばれる技術を導入する予定だとのこと。PowerViaは、チップの電力供給ネットワークをシリコンの下に移動させ、ロジックセルのサイズを削減し、消費電力を減らしてくれるそうです。
なお、STCOはまだ初期段階にあり、電気回路設計(EDA)ツールが取り組んでいるのはSTCOの前身の「デザイン技術の最適化(DTCO)」で、ロジックセルレベルと機能ブロックレベルの最適化に重点を置いているとのこと。ケレハー氏は「今後はSTCOを実現する手法やツールに注目が集まるでしょう」と述べました。
ケレハー氏が示した、新たなIntelのロードマップはこんな感じ。2024年前半から製造予定の「Intel 20A」で、新たなトランジスタアーキテクチャのRibbonFETとPowerViaが導入される予定です。新技術のリスクについて問われたケレハー氏は「PowerViaに移行することでRibbonFET技術が実現できるので、大きなメリットがあると考えています」と回答。従来のアーキテクチャであるFinFETを用いたPowerViaのテストが順調で、開発作業を加速させることができたそうです。
なお、トランジスタの将来について、平面型トランジスタの設計が1960年から2010年ごろまで生き残り、その後継であるFinFETが健在であることから、ケレハー氏はトランジスタが100周年を迎える2047年について「RibbonFETに移行して、どこかのタイミングで積層することになると思います」と予想しました。
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