世界最大の半導体研究組織imecから最先端技術を学ぶ
2nm世代以降の半導体量産を目指す国策半導体会社ラピダス(Rapidus)は2022年12月6日(日本時間)に、ベルギーのマイクロエレクトロニクス研究機関imec(「アイメック」と呼ぶことが多い)と協力覚書(MOC : Memorandum of Cooperation)に署名したと共同で発表した。ラピダスはMOCに基づき、最先端の半導体製造技術(デバイス技術やプロセス技術などの要素技術)をimecから習得する。
協力覚書(MOC)の概要は、経済産業省のWebサイト(12月6日付けリリース)で閲覧できる。リリースによると、「日本の半導体エコシステムを強化する」ことを目標とし、最先端半導体技術に係る長期的で持続可能な協力を行なっていくことを」目的にMOCを締結したとする。
経済産業省が発表したMOCの概要は、いくつかの点で興味深い。要素技術の共同研究は当然のこととして、わざわざEUV露光技術を名指ししていること。ラピダスの技術者を人材育成のためにimecに派遣できること。研究開発ロードマップを共同で策定するために、imecは日本に研究開発チームの設立を検討すること。これらの事柄からは、対等な共同研究という関係ではなく、ラピダスがimecから最先端の半導体製造技術を学ぶという性格が強いことがうかがえる。
国際学会IEDMでは21件と数多くの研究成果をimecが発表
半導体デバイスの研究開発コミュニティでは、imecは半導体製造技術の研究開発を主導する存在として広く知られている。imecは半導体製造技術の研究組織としては世界最大の規模を誇る。規模の大きさを象徴する存在が、最新の製造装置や検査装置などを並べた直径300mmウェハ対応の試作ラインだ。研究機関が直径300mmウェハ対応の半導体製造ラインを所有することはあまりない。
この12月5日～7日(米国時間)に米国サンフランシスコで開催された半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting)(通常の呼称は「アイイーディーエム」、日本語の通称は「国際電子デバイス会議」)では、imecが21件と非常に多くの研究成果を発表し、研究開発活動の一部を披露した。
内訳は招待講演が4件、一般講演が17件である。本コラムの前回で紹介した、IntelのIEDMにおける発表件数が11件(招待3件、一般8件)なので、imecの発表件数はほぼ2倍である。一般講演(選考を経て一定の評価を得て発表が許された研究成果)の件数だと、imecはIntelの2倍を超える。なお筆者が論文集(テクニカルダイジェスト)をチェックした限りにおいては、発表機関別ではimecが最多の発表件数だと見られる。
以下は国際学会IEDM(IEDM 2022)の発表から、imecが開発している最先端半導体製造技術の一部を紹介する。
高品質の強誘電体キャパシタと外部磁界不要のスピン軌道トルク方式磁気メモリ
imecがIEDM 2022成果を公表した研究分野は、「不揮発性メモリ」、「CMOSロジックとトランジスタ、配線」、「信頼性」、「化合物半導体」、「センシング」、「極低温CMOS回路」、「次世代プロセス」と幅広い。上記の分野別に、主要な発表の概要をご報告したい。
まず不揮発性メモリでは、強誘電体メモリ(FeRAM)と磁気メモリ(MRAM)、クロスポイントメモリ用セル選択スイッチ(セレクタ)の研究成果をimecは発表した。
強誘電体メモリでは、ランタンドープの二酸化ハフニウム・ジルコニウム(La : HZO)強誘電体膜で高性能の強誘電体キャパシタを試作した(講演番号6.4)。酸化チタン(TiO2)のシード層と酸化ニオブ(Nb2O5)のキャップ層による界面制御が強誘電体膜の品質向上に寄与した。10の11乗の分極反転サイクルを経ても残留分極(2Pr)が30μC/平方cmと大きい。
磁気メモリでは、外部磁界を必要とせずに読み書きを可能にしたスピン軌道トルク方式磁気メモリ(SOT-MRAM)を試作した(講演番号36.2)。CMOSロジックへの埋め込みが可能である。試作したメモリセルのスイッチング時間は0.3nsと短い。書き換えサイクル寿命(推定値)は10の12乗を超える。
このほかクロスポイント用セレクタでは、しきい電圧の変動メカニズム(講演番号5.1)と、有毒物質を除外したセレクタ材料の探索(講演番号8.6)に関する研究成果を発表した。なお興味深いことに、これら2件の発表はいずれも、キオクシアからimecに派遣された研究者が筆頭著者(すなわち講演者)となっている。
2nm以降の技術ノードに向けたCMOSロジックの微細化技術
次に「CMOSロジックとトランジスタ、配線」では、加工寸法の縮小に頼らずに回路面積を小さくする技術や回路寸法を短くする技術が披露された。いずれも2nm以降の技術ノードに向けた研究成果だ。
CMOSロジックの基本回路となるスタンダードセルでは、多層配線構造の工夫によってセルの高さを低くする技術を発表した。(講演番号23.2)。スタンダードセルの面積を従来と比べて21%削減した。セルの高さを5トラックから4トラックへと低くしたことが、面積の縮小に寄与した。
従来の5トラックではトランジスタのコンタクトにつながる配線のレイアウトを下から横方向(H)、縦方向(V)、横方向(H)と重ねていた。最下層の横方向(H)配線のピッチがセルの高さを決めていた。これを下から縦方向(V)、横方向(H)、縦方向(V)へと変更した。この結果、横方向(H)配線のピッチを18nmと短くするとともに、セル間の境界を自己整合技術によって8.9nmと狭くできた。
このほか、フォークシート構造(ナノシート構造の改良版)で隣接するFETの距離を10nmと短くする技術(講演番号23.1)、埋め込み電源供給配線(BPR)をトランジスタの直下に配置することでシリコン面積の増加をほぼゼロにする技術(講演番号23.3)、ウェハ裏面側の電源供給ネットワーク(BSPDN)の課題が放熱であることを指摘した報告(講演番号23.4)などの研究成果を発表した。
次世代CMOSのバイアス温度不安定性(BTI)を改善
半導体デバイスの研究開発で「信頼性」は非常に重要な位置を占める。トランジスタの長期信頼性(寿命)を制約する不良メカニズムは主に2つ。1つはバイアス温度不安定性(BTI)、もう1つは経時的絶縁破壊(TDDB)である。前者は長期間の電圧印加によってしきい電圧の変動や相互コンダクタンスの低下などを引き起こす。後者は長期間の電圧印加によってゲート絶縁膜に絶縁劣化が起こり、絶縁破壊へと至る。
imecはバイアス温度不安定性(BTI)に関する研究成果を2件、IEDM 2022で発表した。1件は次世代のシリコンHKMG CMOSでBTIを改善する手法の成果である(講演番号30.4)。nチャンネルMOS FETのPBTIは300℃以下の酸素処理で、pチャンネルMOS FETのNBTIは300℃以下の水素処理によって改善することを示した。
もう1件はIGZO(インジウム・ガリウム・亜鉛の酸化物)チャンネルTFT(薄膜トランジスタ)のBTI劣化測定手法に関する発表である(講演番号30.1)。波長の異なる光を照射しながら電流電圧特性を測定することでBTI劣化特性を把握し、精度の高い劣化モデルを構築した。
このほか信頼性関連では、極低温環境でCMOSが発生する過剰f分の1雑音の原因推定(講演番号30.5)、GaN HEMTのバックバリアによるオン抵抗分散(講演番号30.6)、GaN HEMT(Si基板上)の静電気放電(ESD)耐性(講演番号30.7)に関する研究成果を発表した。
第6世代(6G)携帯電話システムに向けたサブTHzの超高周波半導体
「化合物半導体」、「センシング」、「極低温CMOS回路」、「次世代プロセス」では、合計で6件の講演があった。化合物半導体とセンシングが2件、そのほかは1件ずつである。
化合物半導体では、次世代(5Gミリ波および6GサブTHz波)の大容量無線通信に向けたCMOS技術と化合物半導体技術を展望した(講演番号11.5、招待講演)。高周波性能ではGaNとInPが有望であり、低コスト化で高周波CMOSが有利だとした。
さらに、高周波GaN HEMTと高周波InP ナノブリッジHBTの熱伝導特性を解析した(講演番号15.3、招待講演)。いずれのトランジスタもバルクに比べると熱伝導が悪化する。温度上昇はバルクの3倍になると推定した。
コロイド量子ドット(CQD)の低コスト短波長赤外線イメージセンサー
「センシング」では、バイオセンサーとイメージセンサーの発表が1件ずつあった。最初の1件は、DNAデジタルストレージや単分子解析などに向けた、バーコード分子を高いスループットで読み取るナノポアFET技術の報告である(講演番号17.4、招待講演)。
シリコン絶縁膜にナノスケールの孔を開けたナノポア(nanopore)は、微粒子や単分子などを解析するセンサーとして実用化されている。ただし出力電流が低く、ピコアンペア～ナノアンペアにとどまるという課題を抱える。FETとナノポアを組み合わせたナノポアFETは、出力電流がマイクロアンペアと高い。
次の1件は、コロイド状量子ドット(CQD)を光検出素子とするイメージセンサー技術の発表である(講演番号19.3、招待講演)。短波長赤外線(SWIR)センサーとして高い感度と精度を有するInGaAs系光検出器とHgCdTe系光検出器は、センサーのコストが高い。これに対してCQDセンサーはコストが低く、SWIRカメラなどのセンサーとして有望視されている。imecは約40万画素(762✕512画素)のCQDイメージセンサーを試作し、波長1,450nmにおいて40%と高い外部量子効率を得た。
「極低温CMOS回路」では、CMOS回路を100K～150Kの低温環境で動作させることで消費電力当たりの処理性能が高いシステムを構築しようとする試みの発表があった(講演番号23.5)。室温動作と比較した消費電力当たりの処理性能はCPUが12倍、システムが16倍になると推定した。なお冷却コストは、放熱を含めて室温動作の4倍に増加する。
「次世代プロセス」では、低温エピタキシャル成長させた拡散層(ソースおよびドレイン)と組み合わせるシリサイド用金属を選ぶことで低いコンタクト抵抗を実現する技術を発表した(講演番号34.1)。MOS FETの微細化をさらに進める要素技術となる。
これらの要素技術が実用になるかどうかは、分からない。それでも代替技術の研究開発は、現行技術の行き詰まりを打開するために必須の存在と言えよう。ラピダスが今後、どのような研究テーマにエンジニアを派遣するのか。その選択が興味深い。
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