多値記憶技術(マルチレベルセル技術)とは何か
3D NANDフラッシュメモリの記憶密度(シリコン面積当たりの記憶容量)を高める重要な手法に、「多値記憶」がある。通常の半導体メモリでは、1個のメモリセルに1bitのデータを記憶する。メモリセルの数と、記憶可能なビット数は等しい。例えばDRAMは、1Gbitを記憶するために、少なくとも1G(1,024×1,024×1,024=2の30乗)個のメモリセルを搭載する。
これに対して多値記憶では、1個のメモリセルに2bit以上のデータを記憶する。1Gbitを記憶するために必要なメモリセルの数は、通常の半分で済む。シリコンダイの面積は6割ほどになり、記憶密度は1.7倍に向上する。
多値記憶方式(多値記憶技術)は「マルチレベルセル(Multi-level Cell)」とも呼ばれている。フラッシュメモリが過去に初めて採用した多値記憶は、1個のメモリセルに2bitを記憶する2bit/セル方式だった。フラッシュメモリのメーカーは、この方式を「MLC(Multi-level Cell)」と呼称して半導体メモリ業界に広めた。
フラッシュメモリはメモリセル用MOS FETのしきい電圧(Vth)の違いによってデータを区別する。既存の1bit/セル方式だと、しきい電圧(Vth)は2段階しかない。消去電圧と書き込み電圧である。
多値記憶である2bit/セル方式だと、しきい電圧(Vth)を4段階に設定する。消去電圧は1つで変わらない。書き込みによるしきい電圧を3段階に分ける。しきい電圧の読み出しマージンは、1bit/セルの3分の1以下に減少する。このため2bit/セル方式は当初、きわめて難しい技術だった。経験と改良を重ねるなかで、成熟した技術となっていった。
2bit/セル(MLC)方式の量産に習熟したころ、さらなる高密度化の手段として1個のメモリセルに3bitを記憶する方式が製品化され、量産が始まった。フラッシュメモリのメーカーは、この3bit/セル方式を「TLC(Triple-level Cell)」方式と呼んで宣伝した。MLCに比べ、記憶密度(メモリセルのアレイ部分)は1.5倍に向上した。
この段階で「MLC」はその意味が変化した。本来は多値記憶方式全般を指す用語だったのが、TLCの登場以降は「MLC」は2bit/セル方式を指すようになった。
3D NANDフラッシュ技術が多値化を加速
NANDフラッシュの歴史を時系列で見ていくと、ここまではプレーナー(2D)NANDフラッシュの時代である。次に3D NANDフラッシュ技術が実用化された。3D NANDフラッシュ技術はプレーナーNANDフラッシュ技術に比べ、1個のメモリセルに数多くの電荷を蓄積できた。このため最初期を除くと、3bit/セル(TLC)方式が製品に標準的に使われるようになった。
さらに、プレーナーNANDフラッシュでは商品化できなかった、4bit/セル方式を3D NANDフラッシュは実用化した。この多値記憶方式は「QLC(Quadruple-level Cell)」と呼ばれる。
さらに将来を見ると、研究開発段階では1個のメモリセルに5bitを記憶することが試みられている。メモリセル単体では動作を確認済みだ。この方式は「PLC(Penta-level Cell)」と呼ばれている。PLC方式で書き換えサイクル寿命やデータ保持期間などの長期信頼性を報告した例はまだないようだ。
このように5bit/セル(PLC)方式が研究開発水準にある中で、さらに次の世代である6bit/セルの超多値記憶動作を確認したことがこのほど、明らかになった。動作確認に成功したのは、大手NANDフラッシュベンダーのキオクシアだ。
液体窒素冷却の極低温環境で6bit/セルを達成
1個のメモリセルに6bitを記憶する多値記憶方式は、「HLC(Hexa-level Cell)」と呼ばれる。しきい電圧(Vth)に必要とされるステップ数は64ステップという膨大な数だ。消去ステップを差し引くと、63ステップのしきい電圧を書き込み動作で実現しなければならない。
多値記憶方式と書き換えサイクル数の推移
6bit/セル(HLC)方式のしきい電圧(Vth)測定値。キオクシアが2021年4月に国際学会EDTM 2021で発表した論文(論文番号WE2P4-5)から
キオクシアは既存の3D NANDフラッシュメモリで6bit/セルの書き込みと読み出しを達成した。既存のチップで超多値記憶を達成できた大きな理由は、動作環境を室温(絶対温度で約300Kあるいは摂氏温度で25℃)ではなく、液体窒素の沸点である77K(-196℃)の極低温環境に変更したことだ。具体的には既存の3D NANDフラッシュチップを液体窒素に浸漬した。なおNANDフラッシュのコントローラ回路は室温で動かした。
3D NANDフラッシュメモリを極低温環境(ここでは特に断らない限り、液体窒素の沸点である77Kを意味する)で動かすと、以下のような変化が生じる。このことをキオクシアは確認し、国際学会5th IEEE Electron Devices Technology and Manufacturing Conference(EDTM 2021)で2021年4月に発表した(発表論文番号はWE2P4-5)。
変化とは読み出し雑音(しきい電圧のばらつき)の大幅な減少、書き換えサイクル寿命の10倍を超える延長、データ保持特性の向上、である。これらはいずれも1bit/セル(SLC)方式での特性の変化を室温と極低温で比較したものだ。
書き換えサイクルによる劣化は主に、消去動作時に正孔(ホール)をチャンネルからトンネル絶縁膜と通して電荷捕獲膜に引き抜きときに起きる。正孔の一部が熱エネルギーによってホットキャリアとなり、トンネル絶縁膜に欠陥を発生させる。極低温環境は室温環境に比べると熱エネルギーがはるかに少ないのでホットキャリアがあまり発生しない。このため、劣化が起きにくい。
データ保持特性の違いも、熱エネルギーの違いによって起こる。データ保持期間には電荷捕獲膜の電子が熱電子放出によって飛び出し、しきい電圧を下げる。極低温環境では熱電子放出の頻度が下がり、しきい電圧があまりずれない。
極低温動作によるこれらの特徴は多値化に適していることから、6bitと多くのデータを1個のメモリセルに書き込み、読み出すことに成功した。また1,000サイクルという、きわめて長い書き換えサイクル寿命を確認した。
さらに将来は8bit/セルの超多値記憶へ
キオクシアはさらに将来の多値記憶技術として、8bit/セル(OLC:Octa-level Cell)方式の可能性に言及した。極低温環境に加え、チャンネルの材料を現行の多結晶シリコンから単結晶シリコンあるいはほかの材料に変更するとともに、トンネル絶縁膜の改良といった工夫を追加することで、しきい電圧のばらつきを6bit/セル(HLC)方式の4分の1に下げなければならない。
一方でビットコストは極低温環境(液体窒素冷却)によるコスト増分を加えても、QLC(4bit/セル)に比べてHLC(6bit/セル)は27%の削減、QLCに比べてOLC(8bit/セル)は44%の削減が見込めるとする。
QLCとHLC、OLCのしきい電圧(ばらつき)とビットコスト。キオクシアが2021年4月に国際学会EDTM 2021で発表した論文(論文番号WE2P4-5)から
多値記憶方式のロードマップ。6bit/セル方式の次は8bit/セル方式が候補となる。7bit/セル方式は6bit/セル方式と比べたときのコスト削減効果が小さく、ロードマップには載らないかもしれない
キオクシアの研究成果で気になるのは、「室温で6bit/セルは実用化できるか」という点である。仮に室温では実用的な水準に達しないとすれば、多値化の将来は5bit/セル(PLC)で限界に達することになる。もう1つは「液体窒素冷却の汎用性」だ。CPUやメモリなどのオーバークロックでは液体窒素冷却が常套手段となりつつあるものの、それは趣味の領域であり、商業的に汎用性があるとは言い難い。個人的には、室温での6bit/セル達成を期待したい。
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